TSV基础知识介绍

硅通孔技术(TSV)：第4代封装技术

硅通孔技术（TSV，Through -Silicon-Via）是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通，实现芯片之间互连的最新技术。与以往的IC封装键合和使用凸点的叠加技术不同，TSV能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。日月光公司集团研发中心总经理唐和明博士在Chartered上海2007技术研讨会上将TSV称为继线键合（Wire Bonding）、TAB和倒装芯片（FC）之后的第四代封装技术。

然而，TSV与常规封装技术有一个明显的不同点，TSV的制作可以集成到制造工艺的不同阶段。在晶圆制造CMOS或BEOL步骤之前完成硅通孔通常被称作Via-first。此时，TSV的制作可以在Fab厂前端金属互连之前进行，实现core-to-core的连接。该方案目前在微处理器等高性能器件领域研究较多，主要作为SoC的替代方案。Via-first也可以在CMOS完成之后再进行TSV的制作，然后完成器件制造和后端的封装。

而将TSV放在封装生产阶段，通常被称作Via-last，该方案的明显优势是可以不改变现有集成电路流程和设计。目前，部分厂商已开始在高端的Flash和DRAM领域采用Via-last技术,即在芯片的周边进行通孔，然后进行芯片或晶圆的层叠。

刻蚀工艺是关键

尽管TSV制程的集成方式非常多，但都面临一个共同的难题，Steve Lassig说，大多数情况下TSV制作都需要打通不同材料层，包括硅材料、IC中各种绝缘或导电的薄膜层。刻蚀工艺是关键，减薄、晶圆操纵和晶圆键合、以及测量和检测等也都是目前技术开发的热点（表2）。

TSV制作技术中首先应该做到的是刻蚀机台对不同材料刻蚀轮廓的控制。尽管可以笼统地认为TSV应用需要制作相对高的纵宽比（Aspect Ratio），而业界对硅的深刻蚀原理和应用并不陌生，但是，实际上TSV对刻蚀的要求还是在许多方面超过了MEMS等应用领域。比如，被刻蚀材料的复杂程度、不同的3D IC的应用中TSV通孔的分布密度、尺寸（包括深度和直径）相当宽泛的分布等等。

最佳的TSV技术必须能够满足轮廓控制（包括控制Tilt、Taper、侧壁粗糙度、undercut等），同时又需要在工艺能力上具备灵活性，能够应对多种量级的通孔尺寸和各种多层材料，并具有高产量能力，能够处理300mm晶圆，具有工艺的重复性、实用性、可靠性，最后，还必须满足IC市场所要求的最好的性价比。

考虑到对不同材料的深刻蚀工艺速度的要求， Steve Lassig补充说，已经在MEMS等其它硅深刻蚀应用中得到验证的高密度的等离子源（High Density Plasma Sources）是TSV刻蚀系统的首选，但是，3D IC使用是TSV深刻蚀技术，在MEMS应用的基础上，还必须同时有更好的外形控制、工艺灵活性和速度。

比如，用于三维IC的TSV刻蚀设备必须将刻蚀腔清洗步骤设计成常规清洗流程，是设备能够在生产和清洗模式之间迅速转换，使得腔室始终保持纯净状态，同时满足高量产对速度、工艺可预见性和工艺重复的要求；这类刻蚀系统还必须具有单台设备刻蚀所有材料的工艺处理能力，尽可能减小设备和设施的成本，消除工艺转移和排队造成的延迟，为客户在产能和设备拥有成本方面提供竞争力。另外，由于目前高端IC产品都使用300毫米晶圆，保证晶圆表面工艺处理的均匀性，TSV的刻蚀需要使用平面状等离子源（Planar Plasma）。

对于刻蚀工艺模式的选择，业界目前仍在比较SSP（Steady State Processes）和RAP（Rapid Alternating Processes）技术。据了解，RAP刻蚀的选择性（selectivity）很高，可以刻蚀纵宽比很大通孔，速度也快，但是表面粗糙度是个挑战；SSP工艺和常规的刻蚀接近，速度高而且制作的侧壁光滑，不过Selectivity和Undercut的控制是难点。Steve认为，对用户来说真正满意的方案是，机台能够根据应用的要求进行工艺的选择和整合，实现两种模式的切换，整体控制刻蚀速度、selectivity、侧壁光滑性和纵宽比。当然，这需要大量的工艺知识积累，以及对所制造器件的了解。

对量测提出新的要求

可以预见，TSV的特殊性还会给3D IC制造的检测和量测带来前所未有的困难，Rudolph Technologies公司的市场总监Rajiv Roy预测说，即使不考虑TSV的不同工艺整合顺序引发的细节问题，硅通孔制造中至少需要在以下三个方面，通过检测和测量来进行严格的工艺控制，即制作比现有芯片电路内连要大许多的高纵宽比的通孔、晶圆减薄以及将晶圆键合形成三维叠加。

笔者认为，控制TSV通孔工艺需要几何尺寸的量测，以及对刻蚀间距和工艺带来的各种缺陷进行检测。通常TSV的直径在1um到50um，深度在10um到150um，纵宽比在3到5甚至更高，一粒芯片上的通孔大约在几百甚至上千。而现有晶圆制造中大缺陷检测（Macro Defect Inspection）的精度要求正好在几个微米，同时也是需要在生产中对整片晶圆进行测量。因此，现有的技术可以应对TSV这方面的需求。

减薄和键合工艺对检测和量测的需求更多。厚度和厚度均匀度需要测量，工艺中必须监控研磨浆残留、微粒污染、铜微粒、开裂引起的应力、边缘碎片等。对于键合，无论是芯片至晶圆、还是晶圆之间，在精准的对位的同时，还需要控制表面粗糙程度、表面洁净度和平坦度。

另外，一些新的工艺步骤也需要考虑监控，比如尺寸在几十个微米的bump阵列。Rajiv认为，减薄之后的边缘和背面大缺陷的检测、铜smearing的检测技术是现成的，但是，其他很多用于TSV的检测和量测方案，目前并不明朗，都在研发之中。

市场前景

今年，业界陆续传出Lam Research专门用于300mm晶圆TSV的2300 Syndion刻蚀系统和Aviza的Omega i2L TSV蚀刻系统在代工厂使用的消息。据了解，目前多数代工制造商或封装厂客户还处于设备灵活性考察阶段。在SEMI主办的刻蚀技术沙龙上，来自Lam Research、Applied Materials和制造商、研究所的专家认为，3D-TSV的三个市场驱动力中（性能、小尺寸和降低成本），降低尺寸是目前多数厂家的短期追求的首要目标，不少公司在作试产或已有比较成熟的技术，希望在短期内可以利用TSV提高器件的集成密度。

从中期发展来看，业界预测到2010年市场可以做到将RF、Logic、Memory、Sensor等不同的器件模块，通过TSV技术整合在一起。以3D IC的方式，而不是一块IC上多个设计功能模块，从整体性能上去继续推动Moore定律。这个趋势目前在CIS和RF的方面已经看到比较好的应用趋势，更进一步的应用将是DRAM和Flash利用TSV技术的堆叠，在近一两年可能会陆续规模生产。许多代工厂因此积极开发这项技术，为存储器市场进行铺垫。

然而，对于45nm技术节点之后TSV的的中长期前景，业界并不完全肯定。显然，光刻将仍然是最负挑战和最昂贵的技术，器件技术还会在新架构和新材料方面不断突破。未来三年或者十年，TSV 3D-IC是否能成为主流技术，整合各种IC模块，作为下一阶段技术节点的替代或主要选择路线，业界并没有统一的意见。不过，从代工产业角度来看，ASE的唐和明认为，未来的高端代工产业，无论是晶圆制造还是封测合同生产，不能配套TSV方案就可能丢单。

文中部分内容来自SEMI十月份举办的刻蚀技术沙龙，Lam Research、AMAT等设备供应商以及部分制造商和研究所的专家，讨论分享了他们对刻蚀以及3D IC技术的看法。

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